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上海貝嶺新品BL1065/BL1066系列：8通道、16位、125MSPS模數(shù)轉(zhuǎn)換器
上海貝嶺最新推出的BL1065/BL1066系列是一組8通道、16位、最高125MSPS、串行LVDS數(shù)據(jù)接口的模數(shù)轉(zhuǎn)換器。分別包含80MSPS、125MSPS兩種速度等級以及16位、14位兩種分辨率規(guī)格。采用模擬1.8V供電、數(shù)字1.8V供電，支持最大2Vpp模擬信號輸入，采樣時鐘支持LVPECL/CMOS/LVDS電平標準輸入。正常工作時功耗為1058mW。
其內(nèi)置1V的高精度電壓基準源，無須外部提供即可滿足多種應用需求。內(nèi)置PLL將自動倍頻采樣時鐘，從而保證LVDS串行數(shù)據(jù)正確輸出，最大可支持1Gbps/Lane。BL1065/BL1066系列包含2個Bank，每一個ADC Bank提供一個數(shù)據(jù)時鐘輸出(DCO)，用于在輸出端捕獲數(shù)據(jù)；以及一個幀時鐘輸出(FCO)，用于發(fā)送新輸出字節(jié)信號。
BL1065采用144引腳 BGA封裝，封裝引腳兼容 ADI的 AD9681產(chǎn)品，額定溫度范圍為-55℃至+125°C；BL1066采用140引腳BGA封裝，封裝引腳兼容ADI的LTM9011-14產(chǎn)品，額定溫度范圍為−55°C至+125°C。
BL1065/BL1066系列產(chǎn)品內(nèi)置dither功能，具有極佳的小信號線性度。產(chǎn)品可廣泛應用于雷達、醫(yī)療成像系統(tǒng)、多通道數(shù)據(jù)采集系統(tǒng)、通訊系統(tǒng)接收機等領(lǐng)域。高度集成化的設(shè)計可以極大程度減小PCB設(shè)計尺寸，降低小型化設(shè)備電路布局布線難度，滿足對應用系統(tǒng)小型化、成本最優(yōu)的方案需求。
模轉(zhuǎn)換器.jpg)
產(chǎn)品規(guī)格：
| 產(chǎn)品名 | 分辨率（位） | 采樣速率（Msps） | 封裝 | 相似產(chǎn)品 |
| BL1065-80 | 16 | 80 | BGA-144 | AD9681 |
| BL1065-125 | 16 | 125 | ||
| BL1045-80 | 14 | 80 | ||
| BL1045-125 | 14 | 125 | ||
| BL1066-80 | 16 | 80 | BGA-140 | LTM9011-14 |
| BL1066-125 | 16 | 125 | ||
| BL1046-80 | 14 | 80 | ||
| BL1046-125 | 14 | 125 |
相似產(chǎn)品比較：
| 參數(shù) | BL1065/BL1066 | BL1045/BL1046 | LTM9011-14 | AD9681 |
| 通道數(shù) | 8 | 8 | 8 | 8 |
| 分辨率 (位) | 16 | 14 | 14 | 14 |
| SNR (dBFS) | 78.9 | 77.4 | 73.1 | 74 |
| SFDR (dBc) | 92 | 89 | 88 | 90 |
| DNL (LSB) | ±0.5 | ±0.25 | ±0.3 | ±0.8 |
| INL (LSB) | ±4.5 | ±1 | ±1 | ±1.2 |
| Dither | YES | YES | NO | NO |
應用場景：
- 雷達
- 醫(yī)療成像系統(tǒng)
- 多通道數(shù)據(jù)采集系統(tǒng)
- 通信系統(tǒng)接收機
8通道125Msps ADC系統(tǒng)框圖：
框圖.jpg)
BL1065/BL1045 引腳定義（144引腳BGA）：
BL1066BL1046 引腳定義（140引腳BGA）:
產(chǎn)品特性：
本產(chǎn)品具有出色的噪聲性能和線性度，能夠達到78.9 dBFS的高信噪比，以及±4.5 LSB 積分非線性特性。在dither開啟之后，INL將進一步減小至±2.5LSB。
BL1065&BL1066 單音頻譜性能(fIN=10.1MHz)：
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BL1065&BL1066 單音頻譜性能(fIN=70.1MHz)：
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BL1065&BL1066 INL誤差：
BL1065&BL1066 DNL誤差：
高速串行LVDS接口：
ADC數(shù)據(jù)輸出采用LVDS時鐘同步接口，最大速率1Gbps。每路ADC兩對LVDS差分輸出，可選擇bitwise模式（高低bit在兩對LVDS差分對上交替輸出，適合FPGA側(cè)只使用 iddr原語接收）和bytewise模式（高低byte分別在兩對LVDS差分對上輸出，適合FPGA側(cè)直接使用iserdes原語或selectio核接收）。
ADC數(shù)據(jù)輸出接口提供多種測試碼功能，用戶可通過開啟測試碼來校準接收側(cè)時鐘和數(shù)據(jù)的相位關(guān)系，確認數(shù)據(jù)可以被正確接收。
同時我們還提供了通用的例程代碼。
應用建議：
BL1065BL1066系列 典型時鐘巴倫輸入電路：
BL1065BL1066系列 差分雙巴倫輸入電路：
BL1066/BL1046 布局參考：
布局建議：
為了避免模擬輸入之間的串擾，參考上圖，并考慮以下準則：
1.布線模擬輸入通道時，在PCB板的頂層和底層（或其他層）依次交替布置。
2.確保頂層通道與任何其他模擬輸入通道過孔的距離不小于5mm。 3.對于底層通道，使用盤中孔以最小化通道間導體耦合對通道的影響。
4.避免平行通道的間距小于2 mm。
5.盡量將除直流通道外的走線相互正交。
本文由上海貝嶺授權(quán)經(jīng)銷商南山電子轉(zhuǎn)載自上海貝嶺官方公眾號，轉(zhuǎn)載時內(nèi)容略有修改。原文鏈接：https://mp.weixin.qq.com/s/i9dudeNNkyI0lTvn9_mH8w。
